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News and Views Providing Leading Electronic Design Automation Solutions Winter 2008 Vol.25 Success Story -1 LSI設計にQuesta AVMを採用、 SystemVerilogの豊富な機能を ...

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News and Views Providing Leading Electronic Design Automation Solutions

Success Story -1

LSI 設計に Questa AVM を採用、 SystemVerilog の豊富な機能を短期間に実用化 Success Story -2

Galileo シグナル・ジェネレータ ASIC の開発

Winter 2008 Vol.25

News and Views

Success Story -1

シーメンス IT ソリューションサービス部門 PSE が LSI 設計に Questa AVM を採用、 SystemVerilog の豊富な機能を短期間に実用化 シーメンスITソリューションサービス部門のPSEは、CESデザインサービス として一般に知られるLSI設計チームで豊富な機能を持つSystemVerilog と、移行を容易にするQuesta AVMを採用し、制約付きランダムや、ア サーション、機能カバレッジを活用する高度な検証フローを構築しました。 メンター・グラフィックスの検証エキスパートチームの支援により、CESデ ザインサービスはAVMを利用し、自動テスト生成、再利用、初回の成功に 向け検証手順を確立しました。

図:Questaの開発画面一例 (上) ファンクショナル・カバレッジ解析画面 (左) アサーション・スレッドビューワ

シーメンスITソリューションサービス部門PSE

ルチェーンを改良し、コードカバレッジとシミュ

シーメンスの L S I 設 計 ディレクタ、J o h a n n

のCESデザインサービス・ビジネスユニットは、

レーションを1つのツールに統合しています。そ

Notbauer氏はこのようにコメントしています。

オーストリアのウィーンに本社、またスロバキア

の時、同社の求める統合検証環境がModelSim

共和国やルーマニア各地に事務所があり、LSI

で実現されていることを知り、その後も検証効率

いろいろな選択肢を調べた結果、同社が得

や、エレクトロニクス、ソフトウェア開発の分野

と生産性の向上に寄与しています。同社はこれ

た最適ソリューションは、QuestaAVMがサポー

で、世界各地のスタートアップから大手企業ま

で満足することなく、その後もアサーションベー

トする高レベル検証言語SystemVerilogを採用

で幅広くプロフェッショナル・サービスを提供し

ス検証などさらに高度な検証手法の活用に向

し、小規模∼中規模デザイン向けに開発された

ています。CES デザインサービスは、ASIC、

け、最良の方法を調査してきました。

従来のRTLテストベンチ手法を置き換えること

FPGA、SoCの設計、アプリケーション・ソフト

でした。

ウェアやファームウェアの開発のほか、PCBレ

―どのようなプロジェクトも、初回の成功が、達

イアウト、メカニカルデザイン、EDAサービスに

成すべき最も重要な目標です。以前は、コードカ

も対応しています。

バレッジを上げることに力を注ぎましたが、不十

設計、検証の高度化に対応した 拡張されたVerilog

分と分かりました。特に大規模なSoCで、AHB

SystemVerilogは、設計と検証を完全に統合

など複雑なバスシステムの検証が必要な場合で

したハードウェア記述言語です。拡張性があり、

さまざまな方法で常に検証ツールやメソドロジを

す。テープアウトの確信を高め、そして最終設計

再利用可能なテストベンチ環境を短期間に構築

強化しています。同社の検証フローでは、コード

品質を向上させるには、検証レベルをさら引き上

して、機能カバレッジや、アサーション、制約付

カバレッジが当初から重要な位置を占め、ハー

げて、機能カバレッジ、制約付きランダムテスト

きランダムテスト生成、自動化テストベンチを活

ドウェア/ソフトウェア協調検証を世の中でいち

生成、自動チェック、スコアボード、アサーション

用できます。非専売のオープン言語ですが、対

早く採用した企業の1つです。数年前、設計ツー

によるデバッグは必須です―

応する最新のツールやメソドロジの中には、こ

同社の設計メソドロジでは特に検証を重視し、

2

の言語独自の機能を活用するため特別に開発

期間にSystemVerilogとオブジェクト指向機能

されたものもあります。

へ移行できる方法を探す必要がありました。

CESデザインサービスチームが、このプロジェ クトでたいへん手こずった業務の1つは、モニ

Questaと AVM(Advanced Verification Meth-

タ、 ドライバ、FIFOなど、所定のテストベンチ要

―VHDLやVerilogのRTL検証環境から高度な

odology)が紹介されたのは、同社とメンター・

素を同期させることでした。

検証環境へ移行するパスを見つけることが大き

グラフィックスとの長年に渡る関係によるもの

な目標でした。当社ではe言語を各種の大規模

です。QuestaもAVMもいずれもSystemVerilog

SoCの開発プロジェクトに適用し、良好な結果

を想定して企画、開発されたものです。また、

―このような同期化をSystemVerilogで行う手

を得ましたが、広い範囲で採用するには問題も

メンター・グラフィックスのコンサルタントから、

順がAVMにありました。おかげで、まずデータを

ありました。この言語が、オブジェクト指向および

新言語への移行に必要なノウハウも提供されま

生成してから、 ドライバや、モニタ、スコアボード

アスペクト指向のプログラミング・スキルを必要

した。

を実行するという、テスト環境の構築方法がはっ

とするためです。一方、当社のデザインセンター

Daniska氏は続けて以下のように述べています。

きり見えました。以前はモニタやドライバの作成

はVerilogの使い方をよく知っており、System-

―AVMはたいへん役に立つだろうと思いました。

にたいへん時間がかかりましたが、これからは

VerilogはVerilogとほとんど同じです。それに、

記述済み、検証済みのコードがたくさんあり、まる

AVMで再利用化やパラメータ化が簡単にできる

異なるプロジェクト間で検証言語を統一するこ

でツールボックスのように利用できるからです―

ため、とても便利です―

とも重要でした。当社は、さまざまな顧客と色々

Notbauer氏はこのように述べています。

な地域で活動しているからです。そのため、言語

世界各地の生産性を向上

AVMを開発したきっかけは、SystemVerilog

―スロバキア共和国やルーマニアでSystem-

のオブジェクト指向機能をできるだけ使いやす

Verilogの全面展開を開始していますが、採用に

くするためでした。メンター・グラフィックスの経

抵抗するエンジニアはいません。AVMによって

験に基づき、SystemVerilogのオブジェクト指向

コードの書き方やテストベンチの検証環境構築

プログラミングで記述したものを『AVM Cook-

方法に関する標準化手順が示されていて、コー

book』に収録しています。CESデザインサービ

ドや関数を再利用できるからです。このメソドロ

オブジェクト指向プログラミングの知識がなくて

スチームは、これを参考に、同社独自のノウハ

ジは非常に効果があります―

も、エンジニアはSystemVerilogの豊富で強力

ウを短期間に新言語で実現しました。AVMパッ

Notbauer氏はこのように思い起こしています。

な 機 能 を 最 初 から活 用 できます。しかし 、

ケージが、ライブラリ、記述例、マニュアルとい

SystemVerilogのオブジェクト指向機能をも活

う形で使いやすくキットになっています。経験の

―AVMのメソドロジに従いテストをすぐに作成

用すると、再利用効果が高まり生産性はさらに

浅い検証エンジニアもすぐに使いこなすことが

できました。集約した1つのテストでLSIの機能

向上します。

でき、ベテランの検証エンジニアが期待する機

をほとんど検証しました。テスト環境からテスト

の標準化は重要な目標でした― とNotbauer氏はコメントしています。

QuestaAVMはSystemVerilogの 豊富な機能をサポート CESデザインサービスの例で見られるように、

能や、モジュール化、再利用化も実現していま

の品質評価データを少し取得しましたが、機能

―手順は同様で、つまりAVMなしでSystem-

す。またAVMによって、ソースコードとして確立

カバレッジで表現できました。このプロジェクト

Verilogを採用しましたが、それだけで生産性が

された知識ベースを、異なる作業グループやプ

の開発時に、他のプロジェクトのモニタや、 ドラ

少なからず向上すると分かりました。たとえば、自

ロジェクト間で現在も将来も簡単に共有できま

イバ、コードを再利用できました。これはたいへ

動化テストベンチを設計する際、オブジェクト指

す。再利用を可能にする高度な検証フローが、

ん大きな効果です―

向プログラミングの学習は不要でした。しかも、

分断された設計チーム、検証チーム、数多くの

Daniska氏はこのように述べています。

アサーションや制約付きランダムデータ生成、カ

プロジェクト間にかかる橋になります。

バレッジチェック機能もたいへん簡単に記述で

―言うまでもないですが、新たなメソドロジに移

きました。しかし、この最初の段階でSystem-

―AVMで有効な検証ができるようになりました。

行する場合、サポートは特に重要です。メンター・

Verilogの高度なオブジェクト指向機能を使わな

全体の機能カバレッジを取得して、デザインの

グラフィックスのコンサルティングや検証エンジ

ければ、検証環境の再利用機能は十分に活用

中にある機能をすべてモニタできるので、すぐ検

ニアリングの支援は、とても強力でした。当社の

できないことも分かりました。そのたびに、テスト

証品質を向上できます。たとえば、テストベンチ

依頼や要求に対して、どちらもたいへん率直でし

ベンチを始めから作成しなければならないからで

のカバレッジ率が分かります。十分か、もっと上

た。ヨーロッパ全体、そして各地で System-

す。大規模なプロジェクトの場合、このやり方で

げる必要があるかを判断できます。カバレッジが

VerilogとAVMを成功に導く鍵はサポートだと

は非効率です―

不十分なら、ポートのパラメータ変更だけで、繰

思います。また、最近発表された OVM(Open

スロバキアのデザインチームリーダ、Jan Uhrin

り返しシミュレーションを実行できます―

Verification Methodology)で 、 System-

氏はこのように思い起こしています。

C E S デ ザインサービスの 検 証 エンジ ニア 、

Verilogの高度な検証手法はベンダ依存がほと

Dusan Daniska氏はこのように述べています。

んどなくなり、よい方向へ進むと思います―

そのため同社は、あまり手間がかからず、短

Notbauer氏はこのように見ています。 3

News and Views

Success Story -2

オンボード搭載の、柔軟性の高い Galileo シグナル・ジェネレータ ASIC の開発 Louis Baguena, Emmanuel Liégeon, Alexandra Bépoix, Jean-Marc Dusserre, Christophe Oustric, Philippe Bellocq, Vincent Heiries Thalès Alenia Space Toulouse (France)

Thales Alenia Spaceは、アメリカのGPSに代わるヨーロッパのナビゲーション・システムとして開発されているGalileo計画の様々な段階に 深く関与しています。 特に、2005年12月に試験衛星GIOVE-Aに搭載されたナビゲーション・シグナル・ジェネレータにおいて、世界で初めて 0.35μm Atmel ASICテクノロジを用いて過酷な条件をクリアし、その設計および製造に成功しました。 Galileo計画の最終的なシステムを構成する衛星に搭載される新しいナビゲーション・シグナル・ジェネレータには、さらに過酷な制約が科せられ ましたが、Thales Alenia Spaceはこれらの要件をEuropean Radiation Tolerant(耐放射線規格) 対応のAtmelの0.18μmテクノロジを使った 3百万ゲートのASIC実装により達成しました。 ここでは、このASIC設計および開発フローについて、メンター・グラフィックスの高位合成ツールCatapult C Synthesisとともに紹介します。

Galileo システムと NSGU

NSGE ASIC 開発フロー

メンター・グラフィックスでは大規模な開発チー ムが絶え間なくツールの改良を行っており、数

Galileoシステムは、ほぼあらゆる状況下でサー

NSGE ASICの開発に使用されたフローを右

多くのユーザからのフィードバックが、実用的な

ビスの提供を保証し、衛星が1つでも故障した

ページの図に示します。このフローの中の2つ

方向性をツールに与えています。一般に、この

場合には数秒でユーザに通知されるため、列車

の部分、すなわちCベースのアーキテクチャ合

Cベースのフローから生成された設計の複雑性

の運行、自動車に対するナビゲーション、航空

成と物理合成について以降詳しく説明します。

は手作業による実装を行ったものよりも優れて

機の着陸など、安全性が重要な用途に適してい ます。システムは全体で30個の衛星で構成さ

Cベースのアーキテクチャ合成

おり、またこの傾向は製品の成熟とともに大き く改善されていきました。

れ、地球から23,222 km離れた 3つの円形中

NSGE ASICの開発において行われた主要

高度軌道に配置されます。各衛星は、個々に対

な技術革新は、Catapult C Synthesisというメン

Catapult C Synthesisが他のツールと根本

するユーザの位置を受信機が判断するための

ター・グラフィックスのツールを設計フローに統

的に異なっていたのはこの点でした。純粋な

信号を発信します。

合することによるCベースのアーキテクチャ合

C/C++コードを読み込むことができるツールは

衛星に搭載されて打ち上げられるエレクトロ

成です。

2. 純粋なC入力

Catapult C Synthesisだけでした。何らの拡張

ツールをしばらくの期間評価し、テクノロジを実

(SystemCクラスやコンストラクトなど) も必要な

やエネルギー粒子による放射への耐久性に加

証するためのパイロット・プロジェクトを実行した後、

く、ましてや専用ライブラリなども必要ありませ

え、質量、体積、消費電力、信頼性など様々な

Thales Alenia Space Toulouse (以下Thales) は

んでした。

制約が科されます。これらの制約のほとんどは

2006年初頭より同ツールを新規ASIC/FPGA

部品レベルの統合、すなわちASIC、FPGAの開

開発プロジェクトに適用しています。

ニクス部品には、衛星打ち上げ時の激しい振動

発により解決できますが、商用品よりもはるかに

Thalesにとって重要だったのは次の4つの条

これはThalesにとって大きな意味がありました。 Thalesのアルゴリズムはすべて、純粋なCコード で書かれていたのです。記述の方法を変更した

高度なテクノロジが要求されるため、開発には

件です:

くありませんでしたし、無用なSystemCコードを

より多くの時間を必要とします。

1. 結果品質

使ったラッピングも全く望んでいませんでした。

NSGU(Navigation Signal Generation Unit)

設計品質に妥協できないことは明らかでした。

メン ター・グ ラフィック スは『 Catapult C

装置はペイロード・コアの一部であり、ナビゲー

Thalesのアプリケーションでは、1ゲート、1MHz

Synthesis Style Guide』にて“良い”Cコード

ション信号の生成を行います。NSGUに含まれ

がすべて重要なのです。従って、ツールは手作業

の記述方法についてとても詳しい情報を公開し

るすべてのデジタル処理は、NSGEと名付けら

でコーディングした設計と比較して少なくとも同等

ています。ところがこれらのルールのほとんどは

れたASICで行われています。

の結果を生成できることが非常に重要でした。

社内のSignal Processing Cコーディング・チーム

4

にて既に適用されており、このことはThalesに

図1:NSGE ASIC 開発フロー

とって嬉しい驚きでした。ですから、メンター・グ

Spec level

Specification & C Model Creation

ラフィックスの推奨手法に対応するための手間 はかかりませんでした。

なCを使うことの重要性は、ソースコードを完全

RTL level

RTL Simulation

に実装から独立させておくことができる点です。 ソースにクロック、モジュール、ポート、プロセ

IPs Integration

C-based Architectual Synthesis

Thalesの標準言語であることに加えての純粋

Gate-level pre-layout

Logic Synthesis with Default WLM

スなどを全く指定しなくてよいため、ツールは同

Scan Insertion

じソースCコードから全く異なるアーキテクチャ Early Floorplanning

を生成することができるのです。

Physical Synthesis

このことに付随して、Cコードは非常に再利用 性が高いという利点があります。特定のFPGA

Static Timing Analysis

Formal Proof

Simulation

やASICテクノロジをターゲットとして最適化した RTLコードでは簡単に再利用できません。

Final Floorplanning

3. ASICおよびFPGAサポート

Timing & Placement constraints

Thalesの主要なターゲットはASICでしたが、

Timing Driven Layout

FPGAによるプロトタイプも必須のステップでし た。RTLを両方のターゲットに対して合成でき

Post layout level

Static Timing Analysis

@speed Simulation

Formal Proof

ることは非常に重要です。 さらに、FPGAをターゲットとすることでCコー ドをFPGAに実装し、電気的、機能的に実機を

Thalès Design

TOS References Generation

Thalès Verification

再現した評価環境でat-speedテストを迅速に行

Thalès Logic Synthesis

うことができます。

Activity under manufacturer responsibility

ASIC Manufacturing

4. C/VHDL検証 従来はRTL設計の機能を検証する際、ゴール

CベースのアプローチはVHDL/Verilogアプ

理時間が高速であるため、深いアーキテクチャ

デンCモデルのシミュレーションからリファレン

ローチとは大きく異なっています。設計者はシー

探索と、徹底した実装の最適化を非常に短い時

ス・ファイルを生成し、次にこれらのRTLシミュ

ケンス情報をもたない“アンタイムド”のCを記

間で行うことができました。

レーション結果と比較する方法をとっていまし

述するからです。Catapult C Synthesisは設計

また、CチームとRTLチームの間のコミュニ

た。テスト・カバレッジはModelSimのコード・カ

者の指定したアーキテクチャ制約に従ってスケ

ケーションが欠かせないこと、このCベース手法

バレッジ機能で評価することができました。

ジューリング(有限ステートマシン)を生成しま

を最大限に生かすにはメンタリティの改革も必

この検証ステップで直面した主な問題は、C

す。設計者は何がどのように生成されるかを完

要であることを実感しました。このツールのおか

モデルとRTLモデルの間の厳密な機能等価性

全にコントロールすることができます。実際、こ

げで、アルゴリズムとアーキテクチャの間にこ

を確認することでした。実際、RTL設計者によ

のツールはRTL設計者が使用するべきもので

れまで存在していたバリアが解消されました。ハ

る設計実装は、カウンタの初期値、メモリなど、

す。優れたハードウェアを製造するには必ず優

イレベル・モデルとRTL実装の間にあった溝が

ゴールデンCモデルとは多少違っている場合が

れたハードウェア・スキルが必要だからです。

なくなったことははっきりしています。

多いのです。 しかしCatapult C Synthesisでは、入力され

Catapult C Synthesisの出力は、Cコードと

このようなASICに含まれるあらゆるタイプの

機 能 的 に 等 価 な R T L コード( V H D L または

ブロックをCatapult C Synthesisで開発してい

たCコードと生成されたRTLの間の等価性が保

Verilog)です。Catapult C Synthesisはまた、

くことも可能です。計算集約的なもの、あるいは

証されます。また、このツールには入力Cコード

シミュレーション・インフラ (Thalesのケースでは

複雑な決定過程を含むものはこの手法が特に適

とRTLコードを同じCテストベンチを使ってシ

ModelSim) と合成スクリプト (Thalesのケースで

していますが、複雑な制御部では、標準的なRTL

ミュレーションするフローが含まれています。さ

は FPGA用 Precision RTL、ASIC用 Design

フローが依然として適しています。従って、NSGE

らに、ModelSimを使ってCテストベンチからシ

Compiler) も生成します。

ASICのTMTCシークエンシング部分はすべて

ミュレーションを自動的に実行し、両方のソース

Cコードがしっかりと記述されていれば、RTL

から得られた結果を比較する機能も含まれてい

はほんの数分で生成可能です。ツールからは面

ます。従って、設計の実装が間違っていることに

積と速度の見積りも生成されますが、FPGA、

よる相違点はすべて、フローの非常に早い段階

ASICともにこれらの見積り精度が高いことを確

Thalesの設計フローをもうひとつ改善したと

で確認することができます。

認しています。アルゴリズムからRTL実装への処

ころは、ネットリストをファウンドリに送ってレイ

HDL Designerツールを使っています。

物理合成

5

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対処しなければなりませんでした。スタンダード セル設計でありながら、ファウンドリ (Atmel)の

パフォーマンスと配線混雑度に満足のゆく結

提供する標準の定義済みマトリクスを使って作

果が得られた後、PC から物理制約ファイル

業を行ったのはこのためです。つまり、ダイサイ

(.DEF) ならびにタイミング制約フィル(.SDC) を

ズ、コアサイズ、電源グリッドやパッドピッチな

生成し、これをファウンドリでのレイアウトに使用

ど、一部の制約は既に固定されているというこ

します。

とを意味します。従って、PCのグラフィカル・ インタフェースあるいはスクリプト・モードを使っ てハード・マクロやパッドの配置を行うだけでよ

開発フローについてのまとめ 以 上 を 簡 単 に まと め ると 、Catapult C Synthesisによって可能となる複数のアルゴリズ

いのです。

図2:PCを使ったNSGE ASIC配置設計

レイアウトを確実にすることが可能です。

物理合成は必ず標準の論理合成(Synopsys

ムの検討と、仕様変更が行われた場合の設計

のDesign Compiler) とスキャン挿入から始めます。

の更新に必要な時間の短縮は、Cコード開発者

次に、DCから生成されたゲート・ネットリストと

からRTL設計者まですべてのエンジニアを納得

アウトを行う前に物理合成を使用するステップ

SDCファイル (タイミング制約) 、および配置制約

させました。

を挿入したことです。

をPCに入力します。ここで、PCをスペアセルの

物理合成を含むこのフローにより、設計のゲー

0.18μmまたは 0.13μmテクノロジを使ったこ

挿入に使用していることも重要です。セル配置と

ト規模が大幅に拡大し、ターゲット・テクノロジ

れまでのテスト設計においては、レイアウト段階

グローバル配線を含む物理最適化を実行する

がディープ・サブミクロン領域で微細化する中

で、数多くの、しばしば大きなタイミング問題が

と、PCからはDRCならびにタイミングに関する

にあってもファウンドリとの間の繰り返し工程を

セットアップだけではなくホールドにも発生する

違反がレポートされます。物理フローの初期補

削減し、設計スケジュールを遵守することがで

ことがありました。これ以外にも、Thalesの設計

正が正しく行われ、これによりレイアウト後のパ

きました。

にはダイ上に配置すべき多くのハードマクロ (メ

フォーマンスに関する予測が得られます。フロー

NSGEが衛星に搭載される初のヨーロッパ製

モリなど) があり、レイアウトを担当するファウン

を補正するには、設計の初期レイアウトあるい

テ クノロジ を 使 った 0,18μm ASICとして、

ドリに対して、設計のパフォーマンスに与える

はその一部をPCネットリストをベースにファウン

Galileoのシグナル・ジェネレータ機能に長期に

インパクトが不明な状態でこれらの配置を指定

ドリが配線し、同じネットリストに物理合成を行っ

渡り貢献してくれることを期待しています。

することは非常に困難でした。

たものと結果を比較します。修正のための係数

Synopsysの Physical Compiler( PC)およ び同ツールのRPP(RTL Performance Proto-

が計算され、この比率をPCに入力し、以降の物 理合成で使用します。

typing) という非常に便利なモードのおかげで、

Physical Compilerはまた、設計の配線可能

厳密なフロアプランを作成することなく物理合

性についても非常に有用な情報を生成します。

成を行うことができます。宇宙向けのプロジェク

PCから生成される混雑度のテーブルを基に配

トであるため、認証という面から特別な制約に

置の予測、最適化を行い、ファウンドリでの最終

この記事の全文は下記のウェブサイトにて ご覧ください。

www.mentorg.co.jp/NV2008-Jan/

CASIO 創立 50 周年。メンター・グラフィックスに盾が贈られました。 カシオ計算機株式会社様は2007年に創立50周年を迎えられ、 ビジネスの繁栄に貢献した印として、メンター・グラフィックスに盾 が贈られました。 カシオ計算機株式会社様は、メンター・グラフィックスにとっ て、日本におけるお客様第1号であり、創業以来特に長くおつ きあいいただいている企業です。同社は今後もLSI設計が大変 重要な分野であると考えられており、両社のリレーションを益々 深めることで、企業相互間の発展、ひいてはそれぞれのお客様 の発展を後押しできるよう邁進して参りたいと存知ます。 カシオ計算機株式会社 尾家正洋様(左) と メンター・グラフィックス・ジャパン プレジデントショーン・マーフィー

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News and Views Winter 2008 Vol.25 2008年1月31日(季刊) メンター・グラフィックス・ジャパン株式会社 ● 編集人 News and Views 編集部 東京都品川区北品川4丁目7番35号 御殿山ガーデン (コーポレート・マーケティング部内) ● 発行日 ● 発行人

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